blob: 0ec31265d053d4c5ffd415f70cd50c364ff0815b (
plain)
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
|
Сдвиговый регистр
Требуется при помощи языка Verilog спроектировать параметрический сдвиговый
регистр (https://en.wikipedia.org/wiki/Shift_register).
Имя модуля должно быть shift_register.
Параметры модуля:
* WIDTH - количество бит, которые хранит регистр (по умолчанию, 8 бит).
* LENGTH - количество последовательно соединнех регистров (по умолчанию, 4).
Входы модуля:
* Шина проводов data_in размера WIDTH, поделюченная к первому регистру.
* Провод clock, осуществялющий синхронизацию по своему положительному фронту.
* Провод reset, осуществляющий сброс по своему положительному фронту.
Выход модуля: шина проводов data_out размера WIDTH, подключенная к последнему
регистру.
Рекомендация: при проектировании модуля можно спроектировать вспомогательный
модуль регистра, который в основном модуле будет многократно инстанцироваться
при помощи конструкции generate.
|
