Initial and probably final commitHEADmaster

1 files changed, 26 insertions, 0 deletions

diff --git a/questions/1-e.txt b/questions/1-e.txt
new file mode 100644
index 0000000..0ec3126
--- /dev/null
+++ b/questions/1-e.txt
@@ -0,0 +1,26 @@
+Сдвиговый регистр
+
+Требуется при помощи языка Verilog спроектировать параметрический сдвиговый
+регистр (https://en.wikipedia.org/wiki/Shift_register).
+
+Имя модуля должно быть shift_register.
+
+Параметры модуля:
+
+  * WIDTH - количество бит, которые хранит регистр (по умолчанию, 8 бит).
+  * LENGTH - количество последовательно соединнех регистров (по умолчанию, 4).
+
+Входы модуля:
+
+  * Шина проводов data_in размера WIDTH, поделюченная к первому регистру.
+  * Провод clock, осуществялющий синхронизацию по своему положительному фронту.
+  * Провод reset, осуществляющий сброс по своему положительному фронту.
+
+Выход модуля: шина проводов data_out размера WIDTH, подключенная к последнему
+регистру.
+
+Рекомендация: при проектировании модуля можно спроектировать вспомогательный
+модуль регистра, который в основном модуле будет многократно инстанцироваться
+при помощи конструкции generate.
+
+