Initial and probably final commitHEADmaster

1 files changed, 25 insertions, 0 deletions

diff --git a/questions/1-d.txt b/questions/1-d.txt
new file mode 100644
index 0000000..8d1c15c
--- /dev/null
+++ b/questions/1-d.txt
@@ -0,0 +1,25 @@
+Память с произвольным доступом
+
+Требуется при помощи языка Verilog спроектировать параметрический модуль памяти
+с произвольным доступом.
+
+Имя модуля должно быть ram.
+
+Параметры модуля:
+
+  * DATA_WIDTH размерность данных, хранимых в памяти (по умолчанию 8 бит).
+  * ADDR_WIDTH размер адреса (по умолчанию, 4 бита).
+
+Входы модуля:
+
+  * data_in шина проводов размера DATA_WIDTH, используемая для подачи входной
+    	информации в блок памяти.
+  * address шина размера ADDR_WIDTH, задающий адрес в памяти.
+  * провод clock, провод write_enable, который сигнализирует о том, будет ли
+	проводится запись в память или нет (при значении WRITE_ENABLE==1 в
+	момент прихода положительного фронта синхронизирующего сигнала clock).
+
+Выход модуля: data_out шина проводов размера DATA_WIDTH, которая выдает
+значение элемента памяти по адресу, заданному входом address.
+
+