From 11508800cfaefc1c25a793760bf10d3fd997af80 Mon Sep 17 00:00:00 2001 From: justanothercatgirl Date: Wed, 14 May 2025 19:16:38 +0300 Subject: Initial and probably final commit --- questions/1-d.txt | 25 +++++++++++++++++++++++++ 1 file changed, 25 insertions(+) create mode 100644 questions/1-d.txt (limited to 'questions/1-d.txt') diff --git a/questions/1-d.txt b/questions/1-d.txt new file mode 100644 index 0000000..8d1c15c --- /dev/null +++ b/questions/1-d.txt @@ -0,0 +1,25 @@ +Память с произвольным доступом + +Требуется при помощи языка Verilog спроектировать параметрический модуль памяти +с произвольным доступом. + +Имя модуля должно быть ram. + +Параметры модуля: + + * DATA_WIDTH размерность данных, хранимых в памяти (по умолчанию 8 бит). + * ADDR_WIDTH размер адреса (по умолчанию, 4 бита). + +Входы модуля: + + * data_in шина проводов размера DATA_WIDTH, используемая для подачи входной + информации в блок памяти. + * address шина размера ADDR_WIDTH, задающий адрес в памяти. + * провод clock, провод write_enable, который сигнализирует о том, будет ли + проводится запись в память или нет (при значении WRITE_ENABLE==1 в + момент прихода положительного фронта синхронизирующего сигнала clock). + +Выход модуля: data_out шина проводов размера DATA_WIDTH, которая выдает +значение элемента памяти по адресу, заданному входом address. + + -- cgit v1.2.3-70-g09d2