Initial and probably final commitHEADmaster

1 files changed, 18 insertions, 0 deletions

diff --git a/questions/1-b.txt b/questions/1-b.txt
new file mode 100644
index 0000000..c11324d
--- /dev/null
+++ b/questions/1-b.txt
@@ -0,0 +1,18 @@
+Просто мультиплексор
+
+Требуется при помощи языка Verilog спроектировать мультиплексор 4-х 64-битных
+шин проводов.
+
+Имя модуля должно быть mux64_4_2.
+
+Входы модуля: 64-битные шины проводов y0, y1, y2, y3 и 2-х битная шина проводов
+x, которая выбирает одну из шин y по ее номеру.
+
+Выход модуля: 64-битная шина z.
+
+При проектировании модуля можно использовать стандартные функциональные
+элементы, такие как not, or и and, и композицию модулей. Другие конструкции и
+выражения языка Verilog использовать запрещается. Файл с описанием модуля
+должен содержать не более 35 строк.
+
+