Initial and probably final commitHEADmaster

1 files changed, 19 insertions, 0 deletions

diff --git a/questions/1-a.txt b/questions/1-a.txt
new file mode 100644
index 0000000..5bfff0e
--- /dev/null
+++ b/questions/1-a.txt
@@ -0,0 +1,19 @@
+Просто модуль
+
+Требуется при помощи языка Verilog спроектировать модуль, который реализует две
+булевых функции от переменных x1, x2 и x3, заданные своими столбцами значений:
+z1 = (10011101) и z2 = (00010111).
+
+Имя модуля должно быть m_a.
+
+Входы модуля: три провода x1, x2 и x3.
+
+Выходы модуля: два провода z1 и z2.
+
+При проектировании модуля можно использовать только стандартные функциональные
+элементы, такие как not, or и and. Другие конструкции и выражения языка Verilog
+использовать запрещается.
+
+ИЗ ПЕРЕПИСКИ В ТЕЛЕГРАМЕ:
+"Спасибо за информацию. Посмотрел, действительно, есть ошибка. В первой задаче
+z1 = (01101101). Пожалуйста, учитывайте это исправление при решении задачи."