blob: 8d1c15c082aa1056e4058a16adc45eb54c102906 (
plain)
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
|
Память с произвольным доступом
Требуется при помощи языка Verilog спроектировать параметрический модуль памяти
с произвольным доступом.
Имя модуля должно быть ram.
Параметры модуля:
* DATA_WIDTH размерность данных, хранимых в памяти (по умолчанию 8 бит).
* ADDR_WIDTH размер адреса (по умолчанию, 4 бита).
Входы модуля:
* data_in шина проводов размера DATA_WIDTH, используемая для подачи входной
информации в блок памяти.
* address шина размера ADDR_WIDTH, задающий адрес в памяти.
* провод clock, провод write_enable, который сигнализирует о том, будет ли
проводится запись в память или нет (при значении WRITE_ENABLE==1 в
момент прихода положительного фронта синхронизирующего сигнала clock).
Выход модуля: data_out шина проводов размера DATA_WIDTH, которая выдает
значение элемента памяти по адресу, заданному входом address.
|
