From 11508800cfaefc1c25a793760bf10d3fd997af80 Mon Sep 17 00:00:00 2001 From: justanothercatgirl Date: Wed, 14 May 2025 19:16:38 +0300 Subject: Initial and probably final commit --- questions/2-a.txt | 24 ++++++++++++++++++++++++ 1 file changed, 24 insertions(+) create mode 100644 questions/2-a.txt (limited to 'questions/2-a.txt') diff --git a/questions/2-a.txt b/questions/2-a.txt new file mode 100644 index 0000000..e272b43 --- /dev/null +++ b/questions/2-a.txt @@ -0,0 +1,24 @@ +Дерево сумматоров + +Требуется при помощи языка Verilog спроектировать параметрический блок сложения +нескольких чисел. Схема сложения выполнена в виде дерева, когда нечетные по +номеру числа складываются с четными и к результирующим числам применяется такая +же схема, пока не получиться одно число. + +Имя модуля должно быть tree_adder. + +Парметры модуля: + + * WIDTH - размер числа (по умолчанию, 8 бит). + * SIZE - количество складываемых чисел (по умолчанию, 4). Для простоты + реализации, считается, что количество чисел является степенью двойки + (другими словами, дерево сложения является полным двоичным деревом). + +Вход модуля: data_in - шина проводов размера SIZE * WIDTH, представляющая собой +последовательную конкатенацию всех входных чисел. + +Выход модуля: data_out - шина проводов размера WIDTH, представляющая собой +результат сложения. + +При проектировании модуля игнорируется возможное переполнение. Считается, что +все промеужеточные числа и финальное число имеет размер WIDTH. -- cgit v1.2.3-70-g09d2